TimeQuest Timing Analyzer report for citac
Thu Apr 15 16:39:03 2010
Quartus II Version 8.1 Build 163 10/28/2008 SJ Web Edition


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Clocks
  4. Slow 1200mV 85C Model Fmax Summary
  5. Slow 1200mV 85C Model Setup Summary
  6. Slow 1200mV 85C Model Hold Summary
  7. Slow 1200mV 85C Model Recovery Summary
  8. Slow 1200mV 85C Model Removal Summary
  9. Slow 1200mV 85C Model Minimum Pulse Width
 10. Setup Times
 11. Hold Times
 12. Clock to Output Times
 13. Minimum Clock to Output Times
 14. Propagation Delay
 15. Minimum Propagation Delay
 16. Slow 1200mV 0C Model Fmax Summary
 17. Slow 1200mV 0C Model Setup Summary
 18. Slow 1200mV 0C Model Hold Summary
 19. Slow 1200mV 0C Model Recovery Summary
 20. Slow 1200mV 0C Model Removal Summary
 21. Slow 1200mV 0C Model Minimum Pulse Width
 22. Setup Times
 23. Hold Times
 24. Clock to Output Times
 25. Minimum Clock to Output Times
 26. Propagation Delay
 27. Minimum Propagation Delay
 28. Fast 1200mV 0C Model Setup Summary
 29. Fast 1200mV 0C Model Hold Summary
 30. Fast 1200mV 0C Model Recovery Summary
 31. Fast 1200mV 0C Model Removal Summary
 32. Fast 1200mV 0C Model Minimum Pulse Width
 33. Setup Times
 34. Hold Times
 35. Clock to Output Times
 36. Minimum Clock to Output Times
 37. Propagation Delay
 38. Minimum Propagation Delay
 39. Multicorner Timing Analysis Summary
 40. Setup Times
 41. Hold Times
 42. Clock to Output Times
 43. Minimum Clock to Output Times
 44. Progagation Delay
 45. Minimum Progagation Delay
 46. Board Trace Model Assignments
 47. Input Transition Times
 48. Slow Corner Signal Integrity Metrics
 49. Fast Corner Signal Integrity Metrics
 50. Setup Transfers
 51. Hold Transfers
 52. Recovery Transfers
 53. Removal Transfers
 54. Report TCCS
 55. Report RSKM
 56. Unconstrained Paths
 57. TimeQuest Timing Analyzer Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2008 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
(including device programming or simulation files), and any 
associated documentation or information are expressly subject 
to the terms and conditions of the Altera Program License 
Subscription Agreement, Altera MegaCore Function License 
Agreement, or other applicable license agreement, including, 
without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+----------------------------------------------------------------------+
; TimeQuest Timing Analyzer Summary                                    ;
+--------------------+-------------------------------------------------+
; Quartus II Version ; Version 8.1 Build 163 10/28/2008 SJ Web Edition ;
; Revision Name      ; citac                                           ;
; Device Family      ; Cyclone III                                     ;
; Device Name        ; EP3C5E144C8                                     ;
; Timing Models      ; Final                                           ;
; Delay Model        ; Combined                                        ;
; Rise/Fall Delays   ; Enabled                                         ;
+--------------------+-------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                          ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+
; Clock Name ; Type ; Period ; Frequency  ; Rise  ; Fall  ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+
; CLK        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { CLK } ;
; CLR        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { CLR } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+


+-----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary                                                                        ;
+------------+-----------------+------------+---------------------------------------------------------------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note                                                          ;
+------------+-----------------+------------+---------------------------------------------------------------+
; 294.81 MHz ; 250.0 MHz       ; CLR        ; limit due to minimum period restriction (max I/O toggle rate) ;
; 308.64 MHz ; 250.0 MHz       ; CLK        ; limit due to minimum period restriction (max I/O toggle rate) ;
+------------+-----------------+------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-------------------------------------+
; Slow 1200mV 85C Model Setup Summary ;
+-------+--------+--------------------+
; Clock ; Slack  ; End Point TNS      ;
+-------+--------+--------------------+
; CLR   ; -2.392 ; -3.202             ;
; CLK   ; -2.240 ; -7.457             ;
+-------+--------+--------------------+


+------------------------------------+
; Slow 1200mV 85C Model Hold Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; CLR   ; -0.615 ; -0.908            ;
; CLK   ; 0.539  ; 0.000             ;
+-------+--------+-------------------+


+----------------------------------------+
; Slow 1200mV 85C Model Recovery Summary ;
+-------+--------+-----------------------+
; Clock ; Slack  ; End Point TNS         ;
+-------+--------+-----------------------+
; CLK   ; -1.310 ; -4.841                ;
; CLR   ; 0.126  ; 0.000                 ;
+-------+--------+-----------------------+


+---------------------------------------+
; Slow 1200mV 85C Model Removal Summary ;
+-------+--------+----------------------+
; Clock ; Slack  ; End Point TNS        ;
+-------+--------+----------------------+
; CLR   ; -0.216 ; -0.216               ;
; CLK   ; 1.096  ; 0.000                ;
+-------+--------+----------------------+


+-------------------------------------------------------------------------------------------------------+
; Slow 1200mV 85C Model Minimum Pulse Width                                                             ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+
; Slack  ; Actual Width ; Required Width ; CCPP  ; Type             ; Clock ; Clock Edge ; Target       ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+
; -3.000 ; 1.000        ; 4.000          ; 0.000 ; Port Rate        ; CLK   ; Rise       ; CLK          ;
; -3.000 ; 1.000        ; 4.000          ; 0.000 ; Port Rate        ; CLR   ; Rise       ; CLR          ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 15~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 16~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 17~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLR   ; Rise       ; 41~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 42~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLR   ; Rise       ; 44~_emulated ;
; 0.036  ; 0.106        ; 0.220          ; 0.150 ; High Pulse Width ; CLR   ; Fall       ; 44~_emulated ;
; 0.181  ; 0.305        ; 0.188          ; 0.064 ; Low Pulse Width  ; CLK   ; Rise       ; 42~_emulated ;
; 0.187  ; 0.286        ; 0.220          ; 0.121 ; High Pulse Width ; CLR   ; Fall       ; 41~_emulated ;
; 0.236  ; 0.328        ; 0.188          ; 0.096 ; Low Pulse Width  ; CLK   ; Rise       ; 15~_emulated ;
; 0.236  ; 0.328        ; 0.188          ; 0.096 ; Low Pulse Width  ; CLK   ; Rise       ; 16~_emulated ;
; 0.236  ; 0.328        ; 0.188          ; 0.096 ; Low Pulse Width  ; CLK   ; Rise       ; 17~_emulated ;
; 0.355  ; 0.479        ; 0.220          ; 0.096 ; High Pulse Width ; CLK   ; Rise       ; 15~_emulated ;
; 0.355  ; 0.479        ; 0.220          ; 0.096 ; High Pulse Width ; CLK   ; Rise       ; 16~_emulated ;
; 0.355  ; 0.479        ; 0.220          ; 0.096 ; High Pulse Width ; CLK   ; Rise       ; 17~_emulated ;
; 0.405  ; 0.472        ; 0.188          ; 0.121 ; Low Pulse Width  ; CLR   ; Fall       ; 41~_emulated ;
; 0.409  ; 0.565        ; 0.220          ; 0.064 ; High Pulse Width ; CLK   ; Rise       ; 42~_emulated ;
; 0.552  ; 0.590        ; 0.188          ; 0.150 ; Low Pulse Width  ; CLR   ; Fall       ; 44~_emulated ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; CLR       ; CLK        ; 1.214 ; 1.172 ; Rise       ; CLK             ;
; SET       ; CLK        ; 3.607 ; 4.055 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.319 ; 0.371 ; Fall       ; CLR             ;
; SET       ; CLR        ; 2.311 ; 2.626 ; Fall       ; CLR             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; CLR       ; CLK        ; -0.539 ; -0.475 ; Rise       ; CLK             ;
; SET       ; CLK        ; -2.830 ; -3.239 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.832  ; 0.615  ; Fall       ; CLR             ;
; SET       ; CLR        ; -1.651 ; -1.864 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------+
; Clock to Output Times                                                   ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; AQ0       ; CLK        ; 6.655  ; 6.824  ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 10.796 ; 10.363 ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 11.346 ; 10.833 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 9.501  ; 9.386  ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 10.618 ; 10.302 ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 9.956  ; 9.727  ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 12.254 ; 12.365 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 11.859 ; 11.738 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 6.051  ; 6.307  ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 5.894  ; 6.083  ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 6.359  ; 6.278  ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 10.884 ; 10.130 ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 11.436 ; 10.548 ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 9.589  ; 9.057  ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 10.664 ; 10.006 ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 10.001 ; 9.430  ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 12.344 ; 12.042 ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 11.419 ; 10.884 ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 6.051  ; 6.307  ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 9.452  ; 9.590  ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 7.850  ; 7.696  ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 10.884 ; 10.130 ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 11.436 ; 10.548 ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 9.589  ; 9.057  ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 10.664 ; 10.006 ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 10.001 ; 9.430  ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 12.344 ; 12.042 ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 11.419 ; 10.884 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------+
; Minimum Clock to Output Times                                           ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; AQ0       ; CLK        ; 6.418  ; 6.620  ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 9.995  ; 9.606  ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 10.525 ; 10.007 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 8.809  ; 8.574  ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 9.787  ; 9.487  ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 9.144  ; 8.966  ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 11.518 ; 11.594 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 10.800 ; 10.552 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 5.932  ; 6.183  ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 5.782  ; 5.968  ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 6.147  ; 6.049  ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 8.156  ; 7.767  ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 8.686  ; 8.168  ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 6.967  ; 6.735  ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 7.948  ; 7.648  ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 7.305  ; 7.124  ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 9.679  ; 9.752  ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 8.888  ; 8.640  ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 5.932  ; 6.183  ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 5.782  ; 5.968  ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 6.147  ; 6.049  ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 8.156  ; 7.767  ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 8.686  ; 8.168  ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 6.967  ; 6.735  ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 7.948  ; 7.648  ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 7.305  ; 7.124  ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 9.679  ; 9.752  ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 8.888  ; 8.640  ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------+
; Propagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SET        ; AQ0         ;        ; 8.742  ; 8.882  ;        ;
; SET        ; AQ1         ;        ; 8.509  ; 8.721  ;        ;
; SET        ; AQ2         ;        ; 8.201  ; 8.666  ;        ;
; SET        ; LED_a       ; 11.208 ; 10.658 ; 11.353 ; 11.102 ;
; SET        ; LED_b       ; 11.758 ; 11.245 ; 12.051 ; 11.530 ;
; SET        ; LED_c       ; 9.742  ; 9.798  ; 10.240 ; 9.877  ;
; SET        ; LED_d       ; 11.030 ; 10.655 ; 11.233 ; 11.041 ;
; SET        ; LED_e       ; 10.368 ; 9.954  ; 10.466 ; 10.466 ;
; SET        ; LED_f       ; 12.505 ; 12.777 ; 12.993 ; 12.865 ;
; SET        ; LED_g       ; 12.242 ; 11.908 ; 12.598 ; 12.477 ;
+------------+-------------+--------+--------+--------+--------+


+--------------------------------------------------------------+
; Minimum Propagation Delay                                    ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SET        ; AQ0         ;        ; 8.497  ; 8.632  ;        ;
; SET        ; AQ1         ;        ; 8.274  ; 8.478  ;        ;
; SET        ; AQ2         ;        ; 7.993  ; 8.442  ;        ;
; SET        ; LED_a       ; 10.553 ; 10.156 ; 10.844 ; 10.455 ;
; SET        ; LED_b       ; 11.083 ; 10.557 ; 11.374 ; 10.856 ;
; SET        ; LED_c       ; 9.322  ; 9.508  ; 9.916  ; 9.423  ;
; SET        ; LED_d       ; 10.347 ; 10.039 ; 10.636 ; 10.336 ;
; SET        ; LED_e       ; 10.057 ; 9.479  ; 9.993  ; 10.133 ;
; SET        ; LED_f       ; 12.218 ; 12.107 ; 12.367 ; 12.552 ;
; SET        ; LED_g       ; 11.254 ; 11.006 ; 11.655 ; 11.415 ;
+------------+-------------+--------+--------+--------+--------+


+-----------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Fmax Summary                                                                         ;
+------------+-----------------+------------+---------------------------------------------------------------+
; Fmax       ; Restricted Fmax ; Clock Name ; Note                                                          ;
+------------+-----------------+------------+---------------------------------------------------------------+
; 305.9 MHz  ; 250.0 MHz       ; CLR        ; limit due to minimum period restriction (max I/O toggle rate) ;
; 321.03 MHz ; 250.0 MHz       ; CLK        ; limit due to minimum period restriction (max I/O toggle rate) ;
+------------+-----------------+------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+------------------------------------+
; Slow 1200mV 0C Model Setup Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; CLR   ; -2.269 ; -2.928            ;
; CLK   ; -2.115 ; -6.912            ;
+-------+--------+-------------------+


+-----------------------------------+
; Slow 1200mV 0C Model Hold Summary ;
+-------+--------+------------------+
; Clock ; Slack  ; End Point TNS    ;
+-------+--------+------------------+
; CLR   ; -0.567 ; -0.874           ;
; CLK   ; 0.640  ; 0.000            ;
+-------+--------+------------------+


+---------------------------------------+
; Slow 1200mV 0C Model Recovery Summary ;
+-------+--------+----------------------+
; Clock ; Slack  ; End Point TNS        ;
+-------+--------+----------------------+
; CLK   ; -1.169 ; -4.508               ;
; CLR   ; 0.127  ; 0.000                ;
+-------+--------+----------------------+


+--------------------------------------+
; Slow 1200mV 0C Model Removal Summary ;
+-------+--------+---------------------+
; Clock ; Slack  ; End Point TNS       ;
+-------+--------+---------------------+
; CLR   ; -0.205 ; -0.205              ;
; CLK   ; 1.050  ; 0.000               ;
+-------+--------+---------------------+


+-------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width                                                              ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+
; Slack  ; Actual Width ; Required Width ; CCPP  ; Type             ; Clock ; Clock Edge ; Target       ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+
; -3.000 ; 1.000        ; 4.000          ; 0.000 ; Port Rate        ; CLK   ; Rise       ; CLK          ;
; -3.000 ; 1.000        ; 4.000          ; 0.000 ; Port Rate        ; CLR   ; Rise       ; CLR          ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 15~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 16~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 17~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLR   ; Rise       ; 41~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 42~_emulated ;
; -1.857 ; 1.000        ; 2.857          ; 0.000 ; Min Period       ; CLR   ; Rise       ; 44~_emulated ;
; 0.037  ; 0.117        ; 0.216          ; 0.136 ; High Pulse Width ; CLR   ; Fall       ; 44~_emulated ;
; 0.156  ; 0.282        ; 0.184          ; 0.058 ; Low Pulse Width  ; CLK   ; Rise       ; 42~_emulated ;
; 0.236  ; 0.336        ; 0.184          ; 0.084 ; Low Pulse Width  ; CLK   ; Rise       ; 15~_emulated ;
; 0.236  ; 0.336        ; 0.184          ; 0.084 ; Low Pulse Width  ; CLK   ; Rise       ; 16~_emulated ;
; 0.236  ; 0.336        ; 0.184          ; 0.084 ; Low Pulse Width  ; CLK   ; Rise       ; 17~_emulated ;
; 0.244  ; 0.350        ; 0.216          ; 0.110 ; High Pulse Width ; CLR   ; Fall       ; 41~_emulated ;
; 0.354  ; 0.428        ; 0.184          ; 0.110 ; Low Pulse Width  ; CLR   ; Fall       ; 41~_emulated ;
; 0.362  ; 0.494        ; 0.216          ; 0.084 ; High Pulse Width ; CLK   ; Rise       ; 15~_emulated ;
; 0.362  ; 0.494        ; 0.216          ; 0.084 ; High Pulse Width ; CLK   ; Rise       ; 16~_emulated ;
; 0.362  ; 0.494        ; 0.216          ; 0.084 ; High Pulse Width ; CLK   ; Rise       ; 17~_emulated ;
; 0.443  ; 0.601        ; 0.216          ; 0.058 ; High Pulse Width ; CLK   ; Rise       ; 42~_emulated ;
; 0.556  ; 0.604        ; 0.184          ; 0.136 ; Low Pulse Width  ; CLR   ; Fall       ; 44~_emulated ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; CLR       ; CLK        ; 1.267 ; 1.072 ; Rise       ; CLK             ;
; SET       ; CLK        ; 3.220 ; 3.613 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.365 ; 0.297 ; Fall       ; CLR             ;
; SET       ; CLR        ; 2.040 ; 2.234 ; Fall       ; CLR             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; CLR       ; CLK        ; -0.640 ; -0.415 ; Rise       ; CLK             ;
; SET       ; CLK        ; -2.498 ; -2.868 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.793  ; 0.567  ; Fall       ; CLR             ;
; SET       ; CLR        ; -1.398 ; -1.437 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------+
; Clock to Output Times                                                   ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; AQ0       ; CLK        ; 6.334  ; 6.609  ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 10.378 ; 9.769  ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 10.956 ; 10.156 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 9.156  ; 8.844  ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 10.194 ; 9.724  ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 9.533  ; 9.199  ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 11.900 ; 11.832 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 11.440 ; 11.070 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 5.851  ; 6.130  ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 5.710  ; 5.885  ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 6.224  ; 5.983  ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 10.240 ; 9.398  ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 10.805 ; 9.771  ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 8.976  ; 8.430  ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 10.013 ; 9.287  ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 9.352  ; 8.762  ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 11.721 ; 11.424 ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 10.704 ; 10.116 ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 5.851  ; 6.130  ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 9.054  ; 9.254  ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 7.518  ; 7.295  ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 10.240 ; 9.398  ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 10.805 ; 9.771  ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 8.976  ; 8.430  ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 10.013 ; 9.287  ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 9.352  ; 8.762  ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 11.721 ; 11.424 ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 10.704 ; 10.116 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------+
; Minimum Clock to Output Times                                           ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; AQ0       ; CLK        ; 6.134  ; 6.434  ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 9.575  ; 8.966  ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 10.117 ; 9.326  ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 8.388  ; 8.031  ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 9.361  ; 8.861  ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 8.721  ; 8.365  ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 11.112 ; 11.037 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 10.273 ; 9.794  ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 5.740  ; 6.012  ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 5.604  ; 5.778  ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 6.020  ; 5.773  ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 7.948  ; 7.334  ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 8.490  ; 7.694  ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 6.741  ; 6.458  ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 7.736  ; 7.231  ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 7.148  ; 6.718  ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 9.539  ; 9.390  ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 8.564  ; 8.085  ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 5.740  ; 6.012  ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 5.604  ; 5.778  ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 6.020  ; 5.773  ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 7.948  ; 7.334  ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 8.490  ; 7.694  ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 6.741  ; 6.458  ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 7.736  ; 7.231  ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 7.148  ; 6.718  ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 9.539  ; 9.390  ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 8.564  ; 8.085  ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------+
; Propagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SET        ; AQ0         ;        ; 8.278  ; 8.191  ;        ;
; SET        ; AQ1         ;        ; 8.025  ; 8.045  ;        ;
; SET        ; AQ2         ;        ; 7.664  ; 8.093  ;        ;
; SET        ; LED_a       ; 10.613 ; 9.865  ; 10.690 ; 10.203 ;
; SET        ; LED_b       ; 11.176 ; 10.385 ; 11.390 ; 10.590 ;
; SET        ; LED_c       ; 9.206  ; 9.079  ; 9.590  ; 9.086  ;
; SET        ; LED_d       ; 10.429 ; 9.855  ; 10.560 ; 10.158 ;
; SET        ; LED_e       ; 9.768  ; 9.225  ; 9.801  ; 9.633  ;
; SET        ; LED_f       ; 11.960 ; 12.067 ; 12.334 ; 12.088 ;
; SET        ; LED_g       ; 11.543 ; 10.982 ; 11.874 ; 11.504 ;
+------------+-------------+--------+--------+--------+--------+


+--------------------------------------------------------------+
; Minimum Propagation Delay                                    ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SET        ; AQ0         ;        ; 8.052  ; 7.973  ;        ;
; SET        ; AQ1         ;        ; 7.810  ; 7.834  ;        ;
; SET        ; AQ2         ;        ; 7.478  ; 7.894  ;        ;
; SET        ; LED_a       ; 10.030 ; 9.416  ; 10.220 ; 9.611  ;
; SET        ; LED_b       ; 10.572 ; 9.776  ; 10.762 ; 9.971  ;
; SET        ; LED_c       ; 8.823  ; 8.822  ; 9.298  ; 8.676  ;
; SET        ; LED_d       ; 9.818  ; 9.313  ; 10.006 ; 9.506  ;
; SET        ; LED_e       ; 9.486  ; 8.800  ; 9.366  ; 9.339  ;
; SET        ; LED_f       ; 11.698 ; 11.472 ; 11.757 ; 11.812 ;
; SET        ; LED_g       ; 10.655 ; 10.176 ; 11.011 ; 10.537 ;
+------------+-------------+--------+--------+--------+--------+


+------------------------------------+
; Fast 1200mV 0C Model Setup Summary ;
+-------+--------+-------------------+
; Clock ; Slack  ; End Point TNS     ;
+-------+--------+-------------------+
; CLK   ; -0.567 ; -2.232            ;
; CLR   ; -0.444 ; -0.444            ;
+-------+--------+-------------------+


+-----------------------------------+
; Fast 1200mV 0C Model Hold Summary ;
+-------+--------+------------------+
; Clock ; Slack  ; End Point TNS    ;
+-------+--------+------------------+
; CLR   ; -0.362 ; -0.625           ;
; CLK   ; 0.095  ; 0.000            ;
+-------+--------+------------------+


+---------------------------------------+
; Fast 1200mV 0C Model Recovery Summary ;
+-------+--------+----------------------+
; Clock ; Slack  ; End Point TNS        ;
+-------+--------+----------------------+
; CLK   ; -0.850 ; -3.022               ;
; CLR   ; 0.809  ; 0.000                ;
+-------+--------+----------------------+


+--------------------------------------+
; Fast 1200mV 0C Model Removal Summary ;
+-------+--------+---------------------+
; Clock ; Slack  ; End Point TNS       ;
+-------+--------+---------------------+
; CLR   ; -0.125 ; -0.215              ;
; CLK   ; 0.478  ; 0.000               ;
+-------+--------+---------------------+


+-------------------------------------------------------------------------------------------------------+
; Fast 1200mV 0C Model Minimum Pulse Width                                                              ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+
; Slack  ; Actual Width ; Required Width ; CCPP  ; Type             ; Clock ; Clock Edge ; Target       ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+
; -3.000 ; 1.000        ; 4.000          ; 0.000 ; Port Rate        ; CLK   ; Rise       ; CLK          ;
; -3.000 ; 1.000        ; 4.000          ; 0.000 ; Port Rate        ; CLR   ; Rise       ; CLR          ;
; -1.000 ; 1.000        ; 2.000          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 15~_emulated ;
; -1.000 ; 1.000        ; 2.000          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 16~_emulated ;
; -1.000 ; 1.000        ; 2.000          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 17~_emulated ;
; -1.000 ; 1.000        ; 2.000          ; 0.000 ; Min Period       ; CLR   ; Rise       ; 41~_emulated ;
; -1.000 ; 1.000        ; 2.000          ; 0.000 ; Min Period       ; CLK   ; Rise       ; 42~_emulated ;
; -1.000 ; 1.000        ; 2.000          ; 0.000 ; Min Period       ; CLR   ; Rise       ; 44~_emulated ;
; -0.321 ; -0.162       ; 0.216          ; 0.057 ; High Pulse Width ; CLR   ; Fall       ; 41~_emulated ;
; -0.291 ; -0.144       ; 0.216          ; 0.069 ; High Pulse Width ; CLR   ; Fall       ; 44~_emulated ;
; -0.238 ; -0.099       ; 0.184          ; 0.045 ; Low Pulse Width  ; CLK   ; Rise       ; 15~_emulated ;
; -0.238 ; -0.099       ; 0.184          ; 0.045 ; Low Pulse Width  ; CLK   ; Rise       ; 16~_emulated ;
; -0.238 ; -0.099       ; 0.184          ; 0.045 ; Low Pulse Width  ; CLK   ; Rise       ; 17~_emulated ;
; -0.231 ; -0.076       ; 0.184          ; 0.029 ; Low Pulse Width  ; CLK   ; Rise       ; 42~_emulated ;
; 0.829  ; 1.016        ; 0.216          ; 0.029 ; High Pulse Width ; CLK   ; Rise       ; 42~_emulated ;
; 0.835  ; 1.006        ; 0.216          ; 0.045 ; High Pulse Width ; CLK   ; Rise       ; 15~_emulated ;
; 0.835  ; 1.006        ; 0.216          ; 0.045 ; High Pulse Width ; CLK   ; Rise       ; 16~_emulated ;
; 0.835  ; 1.006        ; 0.216          ; 0.045 ; High Pulse Width ; CLK   ; Rise       ; 17~_emulated ;
; 0.888  ; 1.003        ; 0.184          ; 0.069 ; Low Pulse Width  ; CLR   ; Fall       ; 44~_emulated ;
; 0.921  ; 1.048        ; 0.184          ; 0.057 ; Low Pulse Width  ; CLR   ; Fall       ; 41~_emulated ;
+--------+--------------+----------------+-------+------------------+-------+------------+--------------+


+------------------------------------------------------------------------+
; Setup Times                                                            ;
+-----------+------------+--------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+-------+------------+-----------------+
; CLR       ; CLK        ; 0.470  ; 1.067 ; Rise       ; CLK             ;
; SET       ; CLK        ; 1.696  ; 2.478 ; Rise       ; CLK             ;
; CLR       ; CLR        ; -0.483 ; 0.180 ; Fall       ; CLR             ;
; SET       ; CLR        ; 0.583  ; 1.370 ; Fall       ; CLR             ;
+-----------+------------+--------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; CLR       ; CLK        ; -0.095 ; -0.767 ; Rise       ; CLK             ;
; SET       ; CLK        ; -1.353 ; -2.038 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.862  ; 0.280  ; Fall       ; CLR             ;
; SET       ; CLR        ; -0.284 ; -0.999 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Clock to Output Times                                                 ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; AQ0       ; CLK        ; 3.230 ; 3.145 ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 4.893 ; 5.012 ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 5.082 ; 5.297 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 4.334 ; 4.507 ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 4.843 ; 5.005 ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 4.599 ; 4.666 ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 6.113 ; 6.583 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 5.441 ; 5.664 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 2.960 ; 3.514 ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 2.902 ; 3.463 ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 2.962 ; 3.664 ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 5.662 ; 5.069 ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 5.852 ; 5.284 ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 5.152 ; 4.476 ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 5.592 ; 5.009 ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 5.348 ; 4.695 ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 6.931 ; 6.554 ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 5.942 ; 5.409 ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 2.960 ; 3.514 ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 4.977 ; 4.898 ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 4.203 ; 4.260 ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 5.662 ; 5.069 ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 5.852 ; 5.284 ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 5.152 ; 4.476 ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 5.592 ; 5.009 ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 5.348 ; 4.695 ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 6.931 ; 6.554 ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 5.942 ; 5.409 ; Fall       ; CLR             ;
+-----------+------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; AQ0       ; CLK        ; 3.113 ; 3.050 ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 4.495 ; 4.677 ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 4.677 ; 4.883 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 4.033 ; 4.105 ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 4.427 ; 4.621 ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 4.190 ; 4.332 ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 5.789 ; 6.199 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 4.880 ; 5.139 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 2.904 ; 3.459 ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 2.848 ; 3.410 ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 2.872 ; 3.556 ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 3.659 ; 3.841 ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 3.841 ; 4.047 ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 3.308 ; 3.269 ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 3.591 ; 3.785 ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 3.354 ; 3.628 ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 4.953 ; 5.402 ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 4.008 ; 4.267 ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 2.904 ; 3.459 ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 2.848 ; 3.410 ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 2.872 ; 3.556 ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 3.659 ; 3.841 ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 3.841 ; 4.047 ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 3.308 ; 3.269 ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 3.591 ; 3.785 ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 3.354 ; 3.628 ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 4.953 ; 5.402 ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 4.008 ; 4.267 ; Fall       ; CLR             ;
+-----------+------------+-------+-------+------------+-----------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SET        ; AQ0         ;       ; 4.140 ; 4.968 ;       ;
; SET        ; AQ1         ;       ; 4.080 ; 4.903 ;       ;
; SET        ; AQ2         ;       ; 4.067 ; 4.739 ;       ;
; SET        ; LED_a       ; 5.181 ; 5.290 ; 5.826 ; 6.070 ;
; SET        ; LED_b       ; 5.370 ; 5.585 ; 6.076 ; 6.288 ;
; SET        ; LED_c       ; 4.583 ; 4.795 ; 5.392 ; 5.415 ;
; SET        ; LED_d       ; 5.131 ; 5.293 ; 5.795 ; 6.038 ;
; SET        ; LED_e       ; 4.887 ; 4.911 ; 5.507 ; 5.724 ;
; SET        ; LED_f       ; 6.372 ; 6.871 ; 7.171 ; 7.501 ;
; SET        ; LED_g       ; 5.729 ; 5.952 ; 6.363 ; 6.679 ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SET        ; AQ0         ;       ; 4.032 ; 4.839 ;       ;
; SET        ; AQ1         ;       ; 3.974 ; 4.776 ;       ;
; SET        ; AQ2         ;       ; 3.966 ; 4.634 ;       ;
; SET        ; LED_a       ; 4.878 ; 5.053 ; 5.590 ; 5.772 ;
; SET        ; LED_b       ; 5.061 ; 5.260 ; 5.772 ; 5.978 ;
; SET        ; LED_c       ; 4.393 ; 4.649 ; 5.239 ; 5.200 ;
; SET        ; LED_d       ; 4.812 ; 4.999 ; 5.522 ; 5.716 ;
; SET        ; LED_e       ; 4.738 ; 4.692 ; 5.285 ; 5.559 ;
; SET        ; LED_f       ; 6.236 ; 6.559 ; 6.884 ; 7.345 ;
; SET        ; LED_g       ; 5.252 ; 5.504 ; 5.951 ; 6.210 ;
+------------+-------------+-------+-------+-------+-------+


+--------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                            ;
+------------------+---------+--------+----------+---------+---------------------+
; Clock            ; Setup   ; Hold   ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+---------+--------+----------+---------+---------------------+
; Worst-case Slack ; -2.392  ; -0.615 ; -1.310   ; -0.216  ; -3.000              ;
;  CLK             ; -2.240  ; 0.095  ; -1.310   ; 0.478   ; N/A                 ;
;  CLR             ; -2.392  ; -0.615 ; 0.126    ; -0.216  ; N/A                 ;
; Design-wide TNS  ; -10.659 ; -0.908 ; -4.841   ; -0.216  ; N/A                 ;
;  CLK             ; -7.457  ; 0.000  ; -4.841   ; 0.000   ; N/A                 ;
;  CLR             ; -3.202  ; -0.908 ; 0.000    ; -0.216  ; N/A                 ;
+------------------+---------+--------+----------+---------+---------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; CLR       ; CLK        ; 1.267 ; 1.172 ; Rise       ; CLK             ;
; SET       ; CLK        ; 3.607 ; 4.055 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.365 ; 0.371 ; Fall       ; CLR             ;
; SET       ; CLR        ; 2.311 ; 2.626 ; Fall       ; CLR             ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; CLR       ; CLK        ; -0.095 ; -0.415 ; Rise       ; CLK             ;
; SET       ; CLK        ; -1.353 ; -2.038 ; Rise       ; CLK             ;
; CLR       ; CLR        ; 0.862  ; 0.615  ; Fall       ; CLR             ;
; SET       ; CLR        ; -0.284 ; -0.999 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------+
; Clock to Output Times                                                   ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; AQ0       ; CLK        ; 6.655  ; 6.824  ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 10.796 ; 10.363 ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 11.346 ; 10.833 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 9.501  ; 9.386  ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 10.618 ; 10.302 ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 9.956  ; 9.727  ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 12.254 ; 12.365 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 11.859 ; 11.738 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 6.051  ; 6.307  ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 5.894  ; 6.083  ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 6.359  ; 6.278  ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 10.884 ; 10.130 ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 11.436 ; 10.548 ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 9.589  ; 9.057  ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 10.664 ; 10.006 ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 10.001 ; 9.430  ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 12.344 ; 12.042 ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 11.419 ; 10.884 ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 6.051  ; 6.307  ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 9.452  ; 9.590  ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 7.850  ; 7.696  ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 10.884 ; 10.130 ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 11.436 ; 10.548 ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 9.589  ; 9.057  ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 10.664 ; 10.006 ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 10.001 ; 9.430  ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 12.344 ; 12.042 ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 11.419 ; 10.884 ; Fall       ; CLR             ;
+-----------+------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------+
; Minimum Clock to Output Times                                         ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; AQ0       ; CLK        ; 3.113 ; 3.050 ; Rise       ; CLK             ;
; LED_a     ; CLK        ; 4.495 ; 4.677 ; Rise       ; CLK             ;
; LED_b     ; CLK        ; 4.677 ; 4.883 ; Rise       ; CLK             ;
; LED_c     ; CLK        ; 4.033 ; 4.105 ; Rise       ; CLK             ;
; LED_d     ; CLK        ; 4.427 ; 4.621 ; Rise       ; CLK             ;
; LED_e     ; CLK        ; 4.190 ; 4.332 ; Rise       ; CLK             ;
; LED_f     ; CLK        ; 5.789 ; 6.199 ; Rise       ; CLK             ;
; LED_g     ; CLK        ; 4.880 ; 5.139 ; Rise       ; CLK             ;
; AQ0       ; CLR        ; 2.904 ; 3.459 ; Rise       ; CLR             ;
; AQ1       ; CLR        ; 2.848 ; 3.410 ; Rise       ; CLR             ;
; AQ2       ; CLR        ; 2.872 ; 3.556 ; Rise       ; CLR             ;
; LED_a     ; CLR        ; 3.659 ; 3.841 ; Rise       ; CLR             ;
; LED_b     ; CLR        ; 3.841 ; 4.047 ; Rise       ; CLR             ;
; LED_c     ; CLR        ; 3.308 ; 3.269 ; Rise       ; CLR             ;
; LED_d     ; CLR        ; 3.591 ; 3.785 ; Rise       ; CLR             ;
; LED_e     ; CLR        ; 3.354 ; 3.628 ; Rise       ; CLR             ;
; LED_f     ; CLR        ; 4.953 ; 5.402 ; Rise       ; CLR             ;
; LED_g     ; CLR        ; 4.008 ; 4.267 ; Rise       ; CLR             ;
; AQ0       ; CLR        ; 2.904 ; 3.459 ; Fall       ; CLR             ;
; AQ1       ; CLR        ; 2.848 ; 3.410 ; Fall       ; CLR             ;
; AQ2       ; CLR        ; 2.872 ; 3.556 ; Fall       ; CLR             ;
; LED_a     ; CLR        ; 3.659 ; 3.841 ; Fall       ; CLR             ;
; LED_b     ; CLR        ; 3.841 ; 4.047 ; Fall       ; CLR             ;
; LED_c     ; CLR        ; 3.308 ; 3.269 ; Fall       ; CLR             ;
; LED_d     ; CLR        ; 3.591 ; 3.785 ; Fall       ; CLR             ;
; LED_e     ; CLR        ; 3.354 ; 3.628 ; Fall       ; CLR             ;
; LED_f     ; CLR        ; 4.953 ; 5.402 ; Fall       ; CLR             ;
; LED_g     ; CLR        ; 4.008 ; 4.267 ; Fall       ; CLR             ;
+-----------+------------+-------+-------+------------+-----------------+


+--------------------------------------------------------------+
; Progagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SET        ; AQ0         ;        ; 8.742  ; 8.882  ;        ;
; SET        ; AQ1         ;        ; 8.509  ; 8.721  ;        ;
; SET        ; AQ2         ;        ; 8.201  ; 8.666  ;        ;
; SET        ; LED_a       ; 11.208 ; 10.658 ; 11.353 ; 11.102 ;
; SET        ; LED_b       ; 11.758 ; 11.245 ; 12.051 ; 11.530 ;
; SET        ; LED_c       ; 9.742  ; 9.798  ; 10.240 ; 9.877  ;
; SET        ; LED_d       ; 11.030 ; 10.655 ; 11.233 ; 11.041 ;
; SET        ; LED_e       ; 10.368 ; 9.954  ; 10.466 ; 10.466 ;
; SET        ; LED_f       ; 12.505 ; 12.777 ; 12.993 ; 12.865 ;
; SET        ; LED_g       ; 12.242 ; 11.908 ; 12.598 ; 12.477 ;
+------------+-------------+--------+--------+--------+--------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SET        ; AQ0         ;       ; 4.032 ; 4.839 ;       ;
; SET        ; AQ1         ;       ; 3.974 ; 4.776 ;       ;
; SET        ; AQ2         ;       ; 3.966 ; 4.634 ;       ;
; SET        ; LED_a       ; 4.878 ; 5.053 ; 5.590 ; 5.772 ;
; SET        ; LED_b       ; 5.061 ; 5.260 ; 5.772 ; 5.978 ;
; SET        ; LED_c       ; 4.393 ; 4.649 ; 5.239 ; 5.200 ;
; SET        ; LED_d       ; 4.812 ; 4.999 ; 5.522 ; 5.716 ;
; SET        ; LED_e       ; 4.738 ; 4.692 ; 5.285 ; 5.559 ;
; SET        ; LED_f       ; 6.236 ; 6.559 ; 6.884 ; 7.345 ;
; SET        ; LED_g       ; 5.252 ; 5.504 ; 5.951 ; 6.210 ;
+------------+-------------+-------+-------+-------+-------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Board Trace Model Assignments                                                                                                                                                                                                                                                                                                                                    ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+
; Pin           ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+
; AQ2           ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; AQ0           ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; AQ1           ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_a         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_b         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_c         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_d         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_e         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_f         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; LED_g         ; 3.3-V LVCMOS ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
; ~ALTERA_nCEO~ ; 3.3-V LVTTL  ; 0 in              ; 0 H/in                  ; 0 F/in                  ; short         ; -                   ; open           ; open             ; open   ; 0 in             ; 0 H/in                 ; 0 F/in                 ; short        ; open          ; open            ; open  ; 0 V                 ; -                  ;
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+


+----------------------------------------------------------------------------+
; Input Transition Times                                                     ;
+-------------------------+--------------+-----------------+-----------------+
; Pin                     ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
+-------------------------+--------------+-----------------+-----------------+
; CLR                     ; 3.3-V LVCMOS ; 2640 ps         ; 2640 ps         ;
; SET                     ; 3.3-V LVCMOS ; 2640 ps         ; 2640 ps         ;
; CLK                     ; 3.3-V LVCMOS ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_ASDO_DATA1~     ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
; ~ALTERA_DATA0~          ; 3.3-V LVTTL  ; 2640 ps         ; 2640 ps         ;
+-------------------------+--------------+-----------------+-----------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; AQ2           ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.0157 V           ; 0.064 V                              ; 0.115 V                              ; 8.91e-010 s                 ; 8.66e-010 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.0157 V          ; 0.064 V                             ; 0.115 V                             ; 8.91e-010 s                ; 8.66e-010 s                ; Yes                       ; Yes                       ;
; AQ0           ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.0157 V           ; 0.064 V                              ; 0.115 V                              ; 8.91e-010 s                 ; 8.66e-010 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.0157 V          ; 0.064 V                             ; 0.115 V                             ; 8.91e-010 s                ; 8.66e-010 s                ; Yes                       ; Yes                       ;
; AQ1           ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.0157 V           ; 0.064 V                              ; 0.115 V                              ; 8.91e-010 s                 ; 8.66e-010 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.0157 V          ; 0.064 V                             ; 0.115 V                             ; 8.91e-010 s                ; 8.66e-010 s                ; Yes                       ; Yes                       ;
; LED_a         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.014 V            ; 0.082 V                              ; 0.136 V                              ; 1.32e-009 s                 ; 1.29e-009 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.014 V           ; 0.082 V                             ; 0.136 V                             ; 1.32e-009 s                ; 1.29e-009 s                ; Yes                       ; Yes                       ;
; LED_b         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.014 V            ; 0.082 V                              ; 0.136 V                              ; 1.32e-009 s                 ; 1.29e-009 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.014 V           ; 0.082 V                             ; 0.136 V                             ; 1.32e-009 s                ; 1.29e-009 s                ; Yes                       ; Yes                       ;
; LED_c         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.0157 V           ; 0.064 V                              ; 0.115 V                              ; 8.91e-010 s                 ; 8.66e-010 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.0157 V          ; 0.064 V                             ; 0.115 V                             ; 8.91e-010 s                ; 8.66e-010 s                ; Yes                       ; Yes                       ;
; LED_d         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.014 V            ; 0.082 V                              ; 0.136 V                              ; 1.32e-009 s                 ; 1.29e-009 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.014 V           ; 0.082 V                             ; 0.136 V                             ; 1.32e-009 s                ; 1.29e-009 s                ; Yes                       ; Yes                       ;
; LED_e         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.0157 V           ; 0.064 V                              ; 0.115 V                              ; 8.91e-010 s                 ; 8.66e-010 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.0157 V          ; 0.064 V                             ; 0.115 V                             ; 8.91e-010 s                ; 8.66e-010 s                ; Yes                       ; Yes                       ;
; LED_f         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.08 V              ; 8e-007 V            ; 0.07 V                               ; 0.172 V                              ; 7.27e-009 s                 ; 7.07e-009 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.08 V             ; 8e-007 V           ; 0.07 V                              ; 0.172 V                             ; 7.27e-009 s                ; 7.07e-009 s                ; Yes                       ; Yes                       ;
; LED_g         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.08 V                       ; 8e-007 V                     ; 3.09 V              ; -0.014 V            ; 0.082 V                              ; 0.136 V                              ; 1.32e-009 s                 ; 1.29e-009 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 8e-007 V                    ; 3.09 V             ; -0.014 V           ; 0.082 V                             ; 0.136 V                             ; 1.32e-009 s                ; 1.29e-009 s                ; Yes                       ; Yes                       ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 2.58e-007 V                  ; 3.13 V              ; -0.0981 V           ; 0.164 V                              ; 0.131 V                              ; 3.14e-010 s                 ; 3.99e-010 s                 ; Yes                        ; Yes                        ; 3.08 V                      ; 2.58e-007 V                 ; 3.13 V             ; -0.0981 V          ; 0.164 V                             ; 0.131 V                             ; 3.14e-010 s                ; 3.99e-010 s                ; Yes                       ; Yes                       ;
; ~ALTERA_nCEO~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.08 V                       ; 5.02e-007 V                  ; 3.11 V              ; -0.0489 V           ; 0.191 V                              ; 0.215 V                              ; 1.08e-009 s                 ; 8.59e-010 s                 ; No                         ; No                         ; 3.08 V                      ; 5.02e-007 V                 ; 3.11 V             ; -0.0489 V          ; 0.191 V                             ; 0.215 V                             ; 1.08e-009 s                ; 8.59e-010 s                ; No                        ; No                        ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Corner Signal Integrity Metrics                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin           ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; AQ2           ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.54 V              ; -0.0659 V           ; 0.392 V                              ; 0.179 V                              ; 5.03e-010 s                 ; 6.23e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.54 V             ; -0.0659 V          ; 0.392 V                             ; 0.179 V                             ; 5.03e-010 s                ; 6.23e-010 s                ; No                        ; No                        ;
; AQ0           ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.54 V              ; -0.0659 V           ; 0.392 V                              ; 0.179 V                              ; 5.03e-010 s                 ; 6.23e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.54 V             ; -0.0659 V          ; 0.392 V                             ; 0.179 V                             ; 5.03e-010 s                ; 6.23e-010 s                ; No                        ; No                        ;
; AQ1           ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.54 V              ; -0.0659 V           ; 0.392 V                              ; 0.179 V                              ; 5.03e-010 s                 ; 6.23e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.54 V             ; -0.0659 V          ; 0.392 V                             ; 0.179 V                             ; 5.03e-010 s                ; 6.23e-010 s                ; No                        ; No                        ;
; LED_a         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.52 V              ; -0.0537 V           ; 0.251 V                              ; 0.255 V                              ; 8.74e-010 s                 ; 8.74e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.52 V             ; -0.0537 V          ; 0.251 V                             ; 0.255 V                             ; 8.74e-010 s                ; 8.74e-010 s                ; No                        ; No                        ;
; LED_b         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.52 V              ; -0.0537 V           ; 0.251 V                              ; 0.255 V                              ; 8.74e-010 s                 ; 8.74e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.52 V             ; -0.0537 V          ; 0.251 V                             ; 0.255 V                             ; 8.74e-010 s                ; 8.74e-010 s                ; No                        ; No                        ;
; LED_c         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.54 V              ; -0.0659 V           ; 0.392 V                              ; 0.179 V                              ; 5.03e-010 s                 ; 6.23e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.54 V             ; -0.0659 V          ; 0.392 V                             ; 0.179 V                             ; 5.03e-010 s                ; 6.23e-010 s                ; No                        ; No                        ;
; LED_d         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.52 V              ; -0.0537 V           ; 0.251 V                              ; 0.255 V                              ; 8.74e-010 s                 ; 8.74e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.52 V             ; -0.0537 V          ; 0.251 V                             ; 0.255 V                             ; 8.74e-010 s                ; 8.74e-010 s                ; No                        ; No                        ;
; LED_e         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.54 V              ; -0.0659 V           ; 0.392 V                              ; 0.179 V                              ; 5.03e-010 s                 ; 6.23e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.54 V             ; -0.0659 V          ; 0.392 V                             ; 0.179 V                             ; 5.03e-010 s                ; 6.23e-010 s                ; No                        ; No                        ;
; LED_f         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.47 V              ; -0.00882 V          ; 0.317 V                              ; 0.303 V                              ; 4.78e-009 s                 ; 4.88e-009 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.47 V             ; -0.00882 V         ; 0.317 V                             ; 0.303 V                             ; 4.78e-009 s                ; 4.88e-009 s                ; No                        ; No                        ;
; LED_g         ; 3.3-V LVCMOS ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.98e-007 V                  ; 3.52 V              ; -0.0537 V           ; 0.251 V                              ; 0.255 V                              ; 8.74e-010 s                 ; 8.74e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.98e-007 V                 ; 3.52 V             ; -0.0537 V          ; 0.251 V                             ; 0.255 V                             ; 8.74e-010 s                ; 8.74e-010 s                ; No                        ; No                        ;
; ~ALTERA_DCLK~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 6.53e-008 V                  ; 3.65 V              ; -0.243 V            ; 0.406 V                              ; 0.304 V                              ; 1.57e-010 s                 ; 2.13e-010 s                 ; No                         ; Yes                        ; 3.46 V                      ; 6.53e-008 V                 ; 3.65 V             ; -0.243 V           ; 0.406 V                             ; 0.304 V                             ; 1.57e-010 s                ; 2.13e-010 s                ; No                        ; Yes                       ;
; ~ALTERA_nCEO~ ; 3.3-V LVTTL  ; 0 s                 ; 0 s                 ; 3.46 V                       ; 1.24e-007 V                  ; 3.57 V              ; -0.0876 V           ; 0.318 V                              ; 0.176 V                              ; 6.78e-010 s                 ; 6.15e-010 s                 ; No                         ; No                         ; 3.46 V                      ; 1.24e-007 V                 ; 3.57 V             ; -0.0876 V          ; 0.318 V                             ; 0.176 V                             ; 6.78e-010 s                ; 6.15e-010 s                ; No                        ; No                        ;
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+


+-------------------------------------------------------------------+
; Setup Transfers                                                   ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CLK        ; CLK      ; 7        ; 0        ; 0        ; 0        ;
; CLR        ; CLK      ; 7        ; 7        ; 0        ; 0        ;
; CLR        ; CLR      ; 0        ; 0        ; 2        ; 4        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------+
; Hold Transfers                                                    ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CLK        ; CLK      ; 7        ; 0        ; 0        ; 0        ;
; CLR        ; CLK      ; 7        ; 7        ; 0        ; 0        ;
; CLR        ; CLR      ; 0        ; 0        ; 2        ; 4        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------+
; Recovery Transfers                                                ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CLR        ; CLK      ; 4        ; 4        ; 0        ; 0        ;
; CLR        ; CLR      ; 0        ; 0        ; 2        ; 2        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------+
; Removal Transfers                                                 ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CLR        ; CLK      ; 4        ; 4        ; 0        ; 0        ;
; CLR        ; CLR      ; 0        ; 0        ; 2        ; 2        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design.


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design.


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 2     ; 2    ;
; Unconstrained Input Port Paths  ; 27    ; 27   ;
; Unconstrained Output Ports      ; 10    ; 10   ;
; Unconstrained Output Port Paths ; 54    ; 54   ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
    Info: Version 8.1 Build 163 10/28/2008 SJ Web Edition
    Info: Processing started: Thu Apr 15 16:39:00 2010
Info: Command: quartus_sta citac -c citac
Info: qsta_default_script.tcl version: #2
Warning: Timing Analysis is analyzing one or more combinational loops as latches
    Warning: Node "41~latch|combout" is a latch
Critical Warning: Synopsys Design Constraints File file not found: 'citac.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
    Info: create_clock -period 1.000 -name CLR CLR
    Info: create_clock -period 1.000 -name CLK CLK
Warning: The following clock transfers have no clock uncertainty assignment
    Warning: From CLR (Rise) to CLR (Fall) (setup and hold)
    Warning: From CLR (Fall) to CLR (Fall) (setup and hold)
    Warning: From CLR (Rise) to CLK (Rise) (setup and hold)
    Warning: From CLR (Fall) to CLK (Rise) (setup and hold)
    Warning: From CLK (Rise) to CLK (Rise) (setup and hold)
Info: Analyzing Slow 1200mV 85C Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -2.392
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -2.392        -3.202 CLR 
    Info:    -2.240        -7.457 CLK 
Info: Worst-case hold slack is -0.615
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.615        -0.908 CLR 
    Info:     0.539         0.000 CLK 
Info: Worst-case recovery slack is -1.310
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.310        -4.841 CLK 
    Info:     0.126         0.000 CLR 
Info: Worst-case removal slack is -0.216
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.216        -0.216 CLR 
    Info:     1.096         0.000 CLK 
Critical Warning: Found minimum pulse width or period violations. See Report Minimum Pulse Width for details.
Info: Analyzing Slow 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: The following clock transfers have no clock uncertainty assignment
    Warning: From CLR (Rise) to CLR (Fall) (setup and hold)
    Warning: From CLR (Fall) to CLR (Fall) (setup and hold)
    Warning: From CLR (Rise) to CLK (Rise) (setup and hold)
    Warning: From CLR (Fall) to CLK (Rise) (setup and hold)
    Warning: From CLK (Rise) to CLK (Rise) (setup and hold)
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -2.269
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -2.269        -2.928 CLR 
    Info:    -2.115        -6.912 CLK 
Info: Worst-case hold slack is -0.567
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.567        -0.874 CLR 
    Info:     0.640         0.000 CLK 
Info: Worst-case recovery slack is -1.169
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.169        -4.508 CLK 
    Info:     0.127         0.000 CLR 
Info: Worst-case removal slack is -0.205
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.205        -0.205 CLR 
    Info:     1.050         0.000 CLK 
Critical Warning: Found minimum pulse width or period violations. See Report Minimum Pulse Width for details.
Info: Analyzing Fast 1200mV 0C Model
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: The following clock transfers have no clock uncertainty assignment
    Warning: From CLR (Rise) to CLR (Fall) (setup and hold)
    Warning: From CLR (Fall) to CLR (Fall) (setup and hold)
    Warning: From CLR (Rise) to CLK (Rise) (setup and hold)
    Warning: From CLR (Fall) to CLK (Rise) (setup and hold)
    Warning: From CLK (Rise) to CLK (Rise) (setup and hold)
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -0.567
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.567        -2.232 CLK 
    Info:    -0.444        -0.444 CLR 
Info: Worst-case hold slack is -0.362
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.362        -0.625 CLR 
    Info:     0.095         0.000 CLK 
Info: Worst-case recovery slack is -0.850
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.850        -3.022 CLK 
    Info:     0.809         0.000 CLR 
Info: Worst-case removal slack is -0.125
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.125        -0.215 CLR 
    Info:     0.478         0.000 CLK 
Critical Warning: Found minimum pulse width or period violations. See Report Minimum Pulse Width for details.
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 27 warnings
    Info: Peak virtual memory: 185 megabytes
    Info: Processing ended: Thu Apr 15 16:39:03 2010
    Info: Elapsed time: 00:00:03
    Info: Total CPU time (on all processors): 00:00:03


