Fitter report for treti
Thu May 06 17:37:12 2010
Quartus II Version 8.1 Build 163 10/28/2008 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. I/O Assignment Warnings
  5. Incremental Compilation Preservation Summary
  6. Incremental Compilation Partition Settings
  7. Incremental Compilation Placement Preservation
  8. Pin-Out File
  9. Fitter Resource Usage Summary
 10. Input Pins
 11. Output Pins
 12. I/O Bank Usage
 13. All Package Pins
 14. Output Pin Default Load For Reported TCO
 15. Fitter Resource Utilization by Entity
 16. Delay Chain Summary
 17. Pad To Core Delay Chain Fanout
 18. Control Signals
 19. Global & Other Fast Signals
 20. Non-Global High Fan-Out Signals
 21. Interconnect Usage Summary
 22. LAB Logic Elements
 23. LAB-wide Signals
 24. LAB Signals Sourced
 25. LAB Signals Sourced Out
 26. LAB Distinct Inputs
 27. Fitter Device Options
 28. Operating Settings and Conditions
 29. Estimated Delay Added for Hold Timing
 30. Advanced Data - General
 31. Advanced Data - Placement Preparation
 32. Advanced Data - Placement
 33. Advanced Data - Routing
 34. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2008 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
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; Fitter Summary                                                               ;
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; Fitter Status                      ; Successful - Thu May 06 17:37:12 2010   ;
; Quartus II Version                 ; 8.1 Build 163 10/28/2008 SJ Web Edition ;
; Revision Name                      ; treti                                   ;
; Top-level Entity Name              ; treti                                   ;
; Family                             ; Cyclone III                             ;
; Device                             ; EP3C5E144C8                             ;
; Timing Models                      ; Final                                   ;
; Total logic elements               ; 21 / 5,136 ( < 1 % )                    ;
;     Total combinational functions  ; 21 / 5,136 ( < 1 % )                    ;
;     Dedicated logic registers      ; 4 / 5,136 ( < 1 % )                     ;
; Total registers                    ; 4                                       ;
; Total pins                         ; 11 / 95 ( 12 % )                        ;
; Total virtual pins                 ; 0                                       ;
; Total memory bits                  ; 0 / 423,936 ( 0 % )                     ;
; Embedded Multiplier 9-bit elements ; 0 / 46 ( 0 % )                          ;
; Total PLLs                         ; 0 / 2 ( 0 % )                           ;
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; Fitter Settings                                                                                                                                    ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option                                                             ; Setting                               ; Default Value                         ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device                                                             ; EP3C5E144C8                           ;                                       ;
; Nominal Core Supply Voltage                                        ; 1.2V                                  ;                                       ;
; Minimum Core Junction Temperature                                  ; 0                                     ;                                       ;
; Maximum Core Junction Temperature                                  ; 85                                    ;                                       ;
; Fit Attempts to Skip                                               ; 0                                     ; 0.0                                   ;
; Device I/O Standard                                                ; 2.5 V                                 ;                                       ;
; Use smart compilation                                              ; Off                                   ; Off                                   ;
; Use TimeQuest Timing Analyzer                                      ; On                                    ; On                                    ;
; Router Timing Optimization Level                                   ; Normal                                ; Normal                                ;
; Placement Effort Multiplier                                        ; 1.0                                   ; 1.0                                   ;
; Router Effort Multiplier                                           ; 1.0                                   ; 1.0                                   ;
; Optimize Hold Timing                                               ; All Paths                             ; All Paths                             ;
; Optimize Multi-Corner Timing                                       ; Off                                   ; Off                                   ;
; PowerPlay Power Optimization                                       ; Normal compilation                    ; Normal compilation                    ;
; Signal Integrity Optimization                                      ; Off                                   ; Off                                   ;
; Optimize Timing                                                    ; Normal compilation                    ; Normal compilation                    ;
; Optimize Timing for ECOs                                           ; Off                                   ; Off                                   ;
; Regenerate full fit report during ECO compiles                     ; Off                                   ; Off                                   ;
; Optimize IOC Register Placement for Timing                         ; On                                    ; On                                    ;
; Limit to One Fitting Attempt                                       ; Off                                   ; Off                                   ;
; Final Placement Optimizations                                      ; Automatically                         ; Automatically                         ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                         ; Automatically                         ;
; Fitter Initial Placement Seed                                      ; 1                                     ; 1                                     ;
; PCI I/O                                                            ; Off                                   ; Off                                   ;
; Weak Pull-Up Resistor                                              ; Off                                   ; Off                                   ;
; Enable Bus-Hold Circuitry                                          ; Off                                   ; Off                                   ;
; Auto Packed Registers                                              ; Auto                                  ; Auto                                  ;
; Auto Delay Chains                                                  ; On                                    ; On                                    ;
; Allow Single-ended Buffer for Differential-XSTL Input              ; Off                                   ; Off                                   ;
; Treat Bidirectional Pin as Output Pin                              ; Off                                   ; Off                                   ;
; Auto Merge PLLs                                                    ; On                                    ; On                                    ;
; Perform Physical Synthesis for Combinational Logic for Fitting     ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                                   ; Off                                   ;
; Perform Register Duplication for Performance                       ; Off                                   ; Off                                   ;
; Perform Logic to Memory Mapping for Fitting                        ; Off                                   ; Off                                   ;
; Perform Register Retiming for Performance                          ; Off                                   ; Off                                   ;
; Perform Asynchronous Signal Pipelining                             ; Off                                   ; Off                                   ;
; Fitter Effort                                                      ; Auto Fit                              ; Auto Fit                              ;
; Physical Synthesis Effort Level                                    ; Normal                                ; Normal                                ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                                  ; Auto                                  ;
; Auto Register Duplication                                          ; Auto                                  ; Auto                                  ;
; Auto Global Clock                                                  ; On                                    ; On                                    ;
; Auto Global Register Control Signals                               ; On                                    ; On                                    ;
; Reserve all unused pins                                            ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Stop After Congestion Map Generation                               ; Off                                   ; Off                                   ;
; Save Intermediate Fitting Results                                  ; Off                                   ; Off                                   ;
; Enable Beneficial Skew Optimization                                ; Off                                   ; Off                                   ;
; Maximum number of global clocks allowed                            ; -1                                    ; -1                                    ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+


+-----------------------------------+
; I/O Assignment Warnings           ;
+----------+------------------------+
; Pin Name ; Reason                 ;
+----------+------------------------+
; q        ; Missing drive strength ;
; s1       ; Missing drive strength ;
; s2       ; Missing drive strength ;
; s3       ; Missing drive strength ;
; s4       ; Missing drive strength ;
; m1       ; Missing drive strength ;
; m2       ; Missing drive strength ;
; m3       ; Missing drive strength ;
+----------+------------------------+


+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+-------------------------+--------------------+
; Type                    ; Value              ;
+-------------------------+--------------------+
; Placement               ;                    ;
;     -- Requested        ; 0 / 47 ( 0.00 % )  ;
;     -- Achieved         ; 0 / 47 ( 0.00 % )  ;
;                         ;                    ;
; Routing (by Connection) ;                    ;
;     -- Requested        ; 0 / 0 ( 0.00 % )   ;
;     -- Achieved         ; 0 / 0 ( 0.00 % )   ;
+-------------------------+--------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings                                                                                                       ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top            ; User-created   ; Source File       ; N/A                     ; Source File            ; N/A                          ;          ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+


+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation                                             ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top            ; 47      ; 0                 ; N/A                     ; Source File       ;
+----------------+---------+-------------------+-------------------------+-------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/EOK/treti/treti.pin.


+--------------------------------------------------------------------+
; Fitter Resource Usage Summary                                      ;
+---------------------------------------------+----------------------+
; Resource                                    ; Usage                ;
+---------------------------------------------+----------------------+
; Total logic elements                        ; 21 / 5,136 ( < 1 % ) ;
;     -- Combinational with no register       ; 17                   ;
;     -- Register only                        ; 0                    ;
;     -- Combinational with a register        ; 4                    ;
;                                             ;                      ;
; Logic element usage by number of LUT inputs ;                      ;
;     -- 4 input functions                    ; 4                    ;
;     -- 3 input functions                    ; 11                   ;
;     -- <=2 input functions                  ; 6                    ;
;     -- Register only                        ; 0                    ;
;                                             ;                      ;
; Logic elements by mode                      ;                      ;
;     -- normal mode                          ; 21                   ;
;     -- arithmetic mode                      ; 0                    ;
;                                             ;                      ;
; Total registers*                            ; 4 / 5,753 ( < 1 % )  ;
;     -- Dedicated logic registers            ; 4 / 5,329 ( < 1 % )  ;
;     -- I/O registers                        ; 0 / 424 ( 0 % )      ;
;                                             ;                      ;
; Total LABs:  partially or completely used   ; 2 / 321 ( < 1 % )    ;
; User inserted logic elements                ; 0                    ;
; Virtual pins                                ; 0                    ;
; I/O pins                                    ; 11 / 95 ( 12 % )     ;
;     -- Clock pins                           ; 2 / 4 ( 50 % )       ;
;     -- Dedicated input pins                 ; 0 / 9 ( 0 % )        ;
; Global signals                              ; 2                    ;
; M9Ks                                        ; 0 / 46 ( 0 % )       ;
; Total block memory bits                     ; 0 / 423,936 ( 0 % )  ;
; Total block memory implementation bits      ; 0 / 423,936 ( 0 % )  ;
; Embedded Multiplier 9-bit elements          ; 0 / 46 ( 0 % )       ;
; PLLs                                        ; 0 / 2 ( 0 % )        ;
; Global clocks                               ; 2 / 10 ( 20 % )      ;
; JTAGs                                       ; 0 / 1 ( 0 % )        ;
; CRC blocks                                  ; 0 / 1 ( 0 % )        ;
; ASMI blocks                                 ; 0 / 1 ( 0 % )        ;
; Impedance control blocks                    ; 0 / 4 ( 0 % )        ;
; Average interconnect usage (total/H/V)      ; 0% / 0% / 0%         ;
; Peak interconnect usage (total/H/V)         ; 0% / 0% / 0%         ;
; Maximum fan-out node                        ; i1~input             ;
; Maximum fan-out                             ; 14                   ;
; Highest non-global fan-out signal           ; i1~input             ;
; Highest non-global fan-out                  ; 14                   ;
; Total fan-out                               ; 94                   ;
; Average fan-out                             ; 1.59                 ;
+---------------------------------------------+----------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                                ;
+------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ;
+------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; clk  ; 25    ; 2        ; 0            ; 11           ; 21           ; 4                     ; 0                  ; yes    ; no             ; no            ; yes             ; no       ; Off          ; 3.3-V LVCMOS ; --                        ; User                 ;
; i0   ; 23    ; 1        ; 0            ; 11           ; 7            ; 10                    ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 3.3-V LVCMOS ; --                        ; User                 ;
; i1   ; 22    ; 1        ; 0            ; 11           ; 0            ; 14                    ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 3.3-V LVCMOS ; --                        ; User                 ;
+------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                                                                                               ;
+------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Load ;
+------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+------+
; m1   ; 28    ; 2        ; 0            ; 9            ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; m2   ; 10    ; 1        ; 0            ; 18           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; m3   ; 7     ; 1        ; 0            ; 21           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; q    ; 11    ; 1        ; 0            ; 18           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; s1   ; 4     ; 1        ; 0            ; 22           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; s2   ; 3     ; 1        ; 0            ; 23           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; s3   ; 2     ; 1        ; 0            ; 23           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
; s4   ; 1     ; 1        ; 0            ; 23           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVCMOS ; 2mA              ; Off         ; --                        ; no                         ; no                          ; User                 ; 0 pF ;
+------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+------+


+-------------------------------------------------------------+
; I/O Bank Usage                                              ;
+----------+-------------------+---------------+--------------+
; I/O Bank ; Usage             ; VCCIO Voltage ; VREF Voltage ;
+----------+-------------------+---------------+--------------+
; 1        ; 13 / 13 ( 100 % ) ; 3.3V          ; --           ;
; 2        ; 2 / 8 ( 25 % )    ; 3.3V          ; --           ;
; 3        ; 0 / 11 ( 0 % )    ; 2.5V          ; --           ;
; 4        ; 0 / 14 ( 0 % )    ; 2.5V          ; --           ;
; 5        ; 0 / 14 ( 0 % )    ; 2.5V          ; --           ;
; 6        ; 1 / 10 ( 10 % )   ; 2.5V          ; --           ;
; 7        ; 0 / 13 ( 0 % )    ; 2.5V          ; --           ;
; 8        ; 0 / 12 ( 0 % )    ; 2.5V          ; --           ;
+----------+-------------------+---------------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                                        ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                                            ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1        ; 0          ; 1        ; s4                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 2        ; 1          ; 1        ; s3                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 3        ; 2          ; 1        ; s2                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 4        ; 3          ; 1        ; s1                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 5        ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 6        ; 5          ; 1        ; ~ALTERA_ASDO_DATA1~ / RESERVED_INPUT_WITH_WEAK_PULLUP     ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 7        ; 6          ; 1        ; m3                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 8        ; 7          ; 1        ; ~ALTERA_FLASH_nCE_nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 9        ; 9          ; 1        ; ^nSTATUS                                                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 10       ; 13         ; 1        ; m2                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 11       ; 14         ; 1        ; q                                                         ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 12       ; 15         ; 1        ; ~ALTERA_DCLK~                                             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 13       ; 16         ; 1        ; ~ALTERA_DATA0~ / RESERVED_INPUT_WITH_WEAK_PULLUP          ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 14       ; 17         ; 1        ; ^nCONFIG                                                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 15       ; 18         ; 1        ; #TDI                                                      ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; 16       ; 19         ; 1        ; #TCK                                                      ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; 17       ;            ; 1        ; VCCIO1                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 18       ; 20         ; 1        ; #TMS                                                      ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; 19       ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 20       ; 21         ; 1        ; #TDO                                                      ; output ;              ;         ; --         ;                 ; --       ; --           ;
; 21       ; 22         ; 1        ; ^nCE                                                      ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 22       ; 23         ; 1        ; i1                                                        ; input  ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 23       ; 24         ; 1        ; i0                                                        ; input  ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 24       ; 25         ; 2        ; GND+                                                      ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 25       ; 26         ; 2        ; clk                                                       ; input  ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 26       ;            ; 2        ; VCCIO2                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 27       ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 28       ; 31         ; 2        ; m1                                                        ; output ; 3.3-V LVCMOS ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 29       ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 30       ; 34         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 31       ; 36         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 32       ; 39         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 33       ; 40         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 34       ; 41         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 35       ;            ; --       ; VCCA1                                                     ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 36       ;            ;          ; GNDA                                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 37       ;            ;          ; VCCD_PLL1                                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 38       ; 45         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 39       ; 46         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 40       ;            ; 3        ; VCCIO3                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 41       ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 42       ; 52         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 43       ; 53         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 44       ; 54         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 45       ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 46       ; 58         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 47       ;            ; 3        ; VCCIO3                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 48       ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 49       ; 68         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 50       ; 69         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 51       ; 70         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 52       ; 72         ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; 103      ; 140        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 104      ; 141        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 105      ; 142        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 106      ; 146        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; 107      ;            ; --       ; VCCA2                                                     ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 108      ;            ;          ; GNDA                                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 109      ;            ;          ; VCCD_PLL2                                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 110      ; 152        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 111      ; 154        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 112      ; 155        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 113      ; 156        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 114      ; 157        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 115      ; 158        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 116      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 117      ;            ; 7        ; VCCIO7                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 118      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 119      ; 163        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 120      ; 164        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 121      ; 165        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 122      ;            ; 7        ; VCCIO7                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 123      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 124      ; 173        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 125      ; 174        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 126      ; 175        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 127      ; 176        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 128      ; 177        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 129      ; 178        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 130      ;            ; 8        ; VCCIO8                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 131      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 132      ; 181        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 133      ; 182        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 134      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 135      ; 185        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 136      ; 187        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 137      ; 190        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 138      ; 191        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 139      ;            ; 8        ; VCCIO8                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; 140      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 141      ; 195        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 142      ; 201        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 143      ; 202        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; 144      ; 203        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; EPAD     ;            ;          ; GND                                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; 3.0-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.3-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.0-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 3.3-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 3.0-V PCI                        ; 10 pF ; 25 Ohm (Parallel)                  ;
; 3.0-V PCI-X                      ; 10 pF ; 25 Ohm (Parallel)                  ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 1.2 V                            ; 0 pF  ; Not Available                      ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 2.5-V SSTL Class I  ; 0 pF  ; (See SSTL-2)                       ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; 1.2-V HSTL Class I               ; 0 pF  ; Not Available                      ;
; Differential 1.2-V HSTL Class I  ; 0 pF  ; Not Available                      ;
; 1.2-V HSTL Class II              ; 0 pF  ; Not Available                      ;
; Differential 1.2-V HSTL Class II ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; LVDS_E_3R                        ; 0 pF  ; Not Available                      ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS_E_1R                        ; 0 pF  ; Not Available                      ;
; RSDS_E_3R                        ; 0 pF  ; Not Available                      ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS_E_3R                   ; 0 pF  ; Not Available                      ;
; PPDS                             ; 0 pF  ; Not Available                      ;
; PPDS_E_3R                        ; 0 pF  ; Not Available                      ;
; Bus LVDS                         ; 0 pF  ; Not Available                      ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                           ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; |treti                     ; 21 (21)     ; 4 (4)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 11   ; 0            ; 17 (17)      ; 0 (0)             ; 4 (4)            ; |treti              ; work         ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+--------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                  ;
+------+----------+---------------+---------------+-----------------------+-----+------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+------+----------+---------------+---------------+-----------------------+-----+------+
; q    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; s1   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; s2   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; s3   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; s4   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; m1   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; m2   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; m3   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; clk  ; Input    ; 0             ; --            ; --                    ; --  ; --   ;
; i1   ; Input    ; 0             ; --            ; --                    ; --  ; --   ;
; i0   ; Input    ; 0             ; --            ; --                    ; --  ; --   ;
+------+----------+---------------+---------------+-----------------------+-----+------+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; clk                 ;                   ;         ;
; i1                  ;                   ;         ;
; i0                  ;                   ;         ;
+---------------------+-------------------+---------+


+----------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                  ;
+-------+------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name  ; Location         ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------+------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk   ; PIN_25           ; 4       ; Clock        ; yes    ; Global Clock         ; GCLK3            ; --                        ;
; m1~22 ; LCCOMB_X1_Y11_N4 ; 4       ; Latch enable ; yes    ; Global Clock         ; GCLK4            ; --                        ;
+-------+------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                     ;
+-------+------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name  ; Location         ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------+------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; clk   ; PIN_25           ; 4       ; 0                                    ; Global Clock         ; GCLK3            ; --                        ;
; m1~22 ; LCCOMB_X1_Y11_N4 ; 4       ; 0                                    ; Global Clock         ; GCLK4            ; --                        ;
+-------+------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+


+-----------------------------------+
; Non-Global High Fan-Out Signals   ;
+-------------------------+---------+
; Name                    ; Fan-Out ;
+-------------------------+---------+
; i1~input                ; 14      ;
; i0~input                ; 10      ;
; stav_reg.BB             ; 5       ;
; stav_reg.DD             ; 4       ;
; stav_reg.CC             ; 4       ;
; stav_reg.AA             ; 4       ;
; dalsi_stav.DD_180       ; 2       ;
; dalsi_stav.CC_208       ; 2       ;
; dalsi_stav.AA_264       ; 2       ;
; dalsi_stav.BB_236       ; 2       ;
; m3$latch                ; 2       ;
; m2$latch                ; 2       ;
; m1$latch                ; 2       ;
; ~ALTERA_nCEO~~obuf      ; 1       ;
; ~ALTERA_DATA0~          ; 1       ;
; ~ALTERA_DCLK~~obuf      ; 1       ;
; ~ALTERA_FLASH_nCE_nCSO~ ; 1       ;
; ~ALTERA_ASDO_DATA1~     ; 1       ;
; i0                      ; 1       ;
; i1                      ; 1       ;
; clk                     ; 1       ;
; m3~output               ; 1       ;
; m2~output               ; 1       ;
; m1~output               ; 1       ;
; s4~output               ; 1       ;
; s3~output               ; 1       ;
; s2~output               ; 1       ;
; s1~output               ; 1       ;
; q~output                ; 1       ;
; stav_reg.AA~6           ; 1       ;
; Selector3~39            ; 1       ;
; Selector3~38            ; 1       ;
; Selector2~55            ; 1       ;
; Selector2~54            ; 1       ;
; Selector0~39            ; 1       ;
; Selector0~38            ; 1       ;
; Selector1~39            ; 1       ;
; Selector1~38            ; 1       ;
; comb~3                  ; 1       ;
; process_0~1             ; 1       ;
; comb~16                 ; 1       ;
; process_0~0             ; 1       ;
+-------------------------+---------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 19 / 32,401 ( < 1 % ) ;
; C16 interconnects          ; 0 / 1,326 ( 0 % )     ;
; C4 interconnects           ; 17 / 21,816 ( < 1 % ) ;
; Direct links               ; 3 / 32,401 ( < 1 % )  ;
; Global clocks              ; 2 / 10 ( 20 % )       ;
; Local interconnects        ; 20 / 10,320 ( < 1 % ) ;
; R24 interconnects          ; 0 / 1,289 ( 0 % )     ;
; R4 interconnects           ; 4 / 28,186 ( < 1 % )  ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+---------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 10.50) ; Number of LABs  (Total = 2) ;
+---------------------------------------------+-----------------------------+
; 1                                           ; 0                           ;
; 2                                           ; 0                           ;
; 3                                           ; 0                           ;
; 4                                           ; 0                           ;
; 5                                           ; 1                           ;
; 6                                           ; 0                           ;
; 7                                           ; 0                           ;
; 8                                           ; 0                           ;
; 9                                           ; 0                           ;
; 10                                          ; 0                           ;
; 11                                          ; 0                           ;
; 12                                          ; 0                           ;
; 13                                          ; 0                           ;
; 14                                          ; 0                           ;
; 15                                          ; 0                           ;
; 16                                          ; 1                           ;
+---------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 0.50) ; Number of LABs  (Total = 2) ;
+------------------------------------+-----------------------------+
; 1 Clock                            ; 1                           ;
+------------------------------------+-----------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced  (Average = 12.50) ; Number of LABs  (Total = 2) ;
+----------------------------------------------+-----------------------------+
; 0                                            ; 0                           ;
; 1                                            ; 0                           ;
; 2                                            ; 0                           ;
; 3                                            ; 0                           ;
; 4                                            ; 0                           ;
; 5                                            ; 1                           ;
; 6                                            ; 0                           ;
; 7                                            ; 0                           ;
; 8                                            ; 0                           ;
; 9                                            ; 0                           ;
; 10                                           ; 0                           ;
; 11                                           ; 0                           ;
; 12                                           ; 0                           ;
; 13                                           ; 0                           ;
; 14                                           ; 0                           ;
; 15                                           ; 0                           ;
; 16                                           ; 0                           ;
; 17                                           ; 0                           ;
; 18                                           ; 0                           ;
; 19                                           ; 0                           ;
; 20                                           ; 1                           ;
+----------------------------------------------+-----------------------------+


+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                       ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out  (Average = 4.00) ; Number of LABs  (Total = 2) ;
+-------------------------------------------------+-----------------------------+
; 0                                               ; 0                           ;
; 1                                               ; 0                           ;
; 2                                               ; 0                           ;
; 3                                               ; 1                           ;
; 4                                               ; 0                           ;
; 5                                               ; 1                           ;
+-------------------------------------------------+-----------------------------+


+---------------------------------------------------------------------------+
; LAB Distinct Inputs                                                       ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs  (Average = 3.00) ; Number of LABs  (Total = 2) ;
+---------------------------------------------+-----------------------------+
; 0                                           ; 0                           ;
; 1                                           ; 0                           ;
; 2                                           ; 1                           ;
; 3                                           ; 0                           ;
; 4                                           ; 1                           ;
+---------------------------------------------+-----------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; Enable Open Drain on CRC Error pin           ; Off                      ;
; Configuration Voltage Level                  ; Auto                     ;
; Force Configuration Voltage Level            ; Off                      ;
; nCEO                                         ; As output driving ground ;
; Data[0]                                      ; As input tri-stated      ;
; Data[1]/ASDO                                 ; As input tri-stated      ;
; Data[7..2]                                   ; Unreserved               ;
; FLASH_nCE/nCSO                               ; As input tri-stated      ;
; Other Active Parallel pins                   ; Unreserved               ;
; DCLK                                         ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------------------------+
; Operating Settings and Conditions  ;
+---------------------------+--------+
; Setting                   ; Value  ;
+---------------------------+--------+
; Nominal Core Voltage      ; 1.20 V ;
; Low Junction Temperature  ; 0 °C   ;
; High Junction Temperature ; 85 °C  ;
+---------------------------+--------+


+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing                      ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
; clk             ; i0                   ; 1.1636            ;
+-----------------+----------------------+-------------------+
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
This will disable optimization of problematic paths and expose them for further analysis using either the TimeQuest Timing Analyzer or the Classic Timing Analyzer.


+----------------------------+
; Advanced Data - General    ;
+--------------------+-------+
; Name               ; Value ;
+--------------------+-------+
; Status Code        ; 0     ;
; Desired User Slack ; 0     ;
; Fit Attempts       ; 1     ;
+--------------------+-------+


+----------------------------------------------------------------------------+
; Advanced Data - Placement Preparation                                      ;
+------------------------------------------------------------------+---------+
; Name                                                             ; Value   ;
+------------------------------------------------------------------+---------+
; Auto Fit Point 1 - Fit Attempt 1                                 ; ff      ;
; Mid Wire Use - Fit Attempt 1                                     ; 0       ;
; Mid Slack - Fit Attempt 1                                        ; -3914   ;
; Internal Atom Count - Fit Attempt 1                              ; 26      ;
; LE/ALM Count - Fit Attempt 1                                     ; 22      ;
; LAB Count - Fit Attempt 1                                        ; 3       ;
; Outputs per Lab - Fit Attempt 1                                  ; 2.667   ;
; Inputs per LAB - Fit Attempt 1                                   ; 2.667   ;
; Global Inputs per LAB - Fit Attempt 1                            ; 0.333   ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1    ; 0:3     ;
; LAB Constraint 'non-global controls' - Fit Attempt 1             ; 0:3     ;
; LAB Constraint 'non-global + aclr' - Fit Attempt 1               ; 0:3     ;
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1       ; 0:2;1:1 ;
; LAB Constraint 'global controls' - Fit Attempt 1                 ; 0:2;2:1 ;
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:3     ;
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:3     ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1      ; 0:2;1:1 ;
; LAB Constraint 'aclr constraint' - Fit Attempt 1                 ; 0:2;1:1 ;
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1          ; 0:3     ;
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1      ; 0:3     ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1        ; 0:3     ;
; LEs in Chains - Fit Attempt 1                                    ; 0       ;
; LEs in Long Chains - Fit Attempt 1                               ; 0       ;
; LABs with Chains - Fit Attempt 1                                 ; 0       ;
; LABs with Multiple Chains - Fit Attempt 1                        ; 0       ;
; Time - Fit Attempt 1                                             ; 0       ;
+------------------------------------------------------------------+---------+


+--------------------------------------------+
; Advanced Data - Placement                  ;
+------------------------------------+-------+
; Name                               ; Value ;
+------------------------------------+-------+
; Auto Fit Point 2 - Fit Attempt 1   ; ff    ;
; Early Wire Use - Fit Attempt 1     ; 0     ;
; Early Slack - Fit Attempt 1        ; -5185 ;
; Auto Fit Point 5 - Fit Attempt 1   ; ff    ;
; Mid Wire Use - Fit Attempt 1       ; 0     ;
; Mid Slack - Fit Attempt 1          ; -1105 ;
; Auto Fit Point 6 - Fit Attempt 1   ; ff    ;
; Auto Fit Point 6 - Fit Attempt 1   ; ff    ;
; Auto Fit Point 6 - Fit Attempt 1   ; ff    ;
; Auto Fit Point 5 - Fit Attempt 1   ; ff    ;
; Mid Wire Use - Fit Attempt 1       ; 0     ;
; Mid Slack - Fit Attempt 1          ; -1105 ;
; Auto Fit Point 6 - Fit Attempt 1   ; ff    ;
; Auto Fit Point 6 - Fit Attempt 1   ; ff    ;
; Auto Fit Point 6 - Fit Attempt 1   ; ff    ;
; Late Wire Use - Fit Attempt 1      ; 0     ;
; Late Slack - Fit Attempt 1         ; -1105 ;
; Peak Regional Wire - Fit Attempt 1 ; 0.000 ;
; Auto Fit Point 7 - Fit Attempt 1   ; ff    ;
; Time - Fit Attempt 1               ; 0     ;
+------------------------------------+-------+


+---------------------------------------------------+
; Advanced Data - Routing                           ;
+-------------------------------------+-------------+
; Name                                ; Value       ;
+-------------------------------------+-------------+
; Auto Fit Point 8 - Fit Attempt 1    ; f0          ;
; Early Slack - Fit Attempt 1         ; -979        ;
; Early Wire Use - Fit Attempt 1      ; 0           ;
; Peak Regional Wire - Fit Attempt 1  ; 0           ;
; Mid Slack - Fit Attempt 1           ; -1648       ;
; Late Slack - Fit Attempt 1          ; -2147483648 ;
; Late Wire Use - Fit Attempt 1       ; 0           ;
; Time - Fit Attempt 1                ; 0           ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 0.016       ;
+-------------------------------------+-------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 8.1 Build 163 10/28/2008 SJ Web Edition
    Info: Processing started: Thu May 06 17:37:07 2010
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off treti -c treti
Info: Selected device EP3C5E144C8 for design "treti"
Info: Core supply voltage is 1.2V
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is not available with your current license
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP3C10E144C8 is compatible
    Info: Device EP3C16E144C8 is compatible
    Info: Device EP3C25E144C8 is compatible
Info: Fitter converted 5 user pins into dedicated programming pins
    Info: Pin ~ALTERA_ASDO_DATA1~ is reserved at location 6
    Info: Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location 8
    Info: Pin ~ALTERA_DCLK~ is reserved at location 12
    Info: Pin ~ALTERA_DATA0~ is reserved at location 13
    Info: Pin ~ALTERA_nCEO~ is reserved at location 101
Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Info: Fitter is using the TimeQuest Timing Analyzer
Warning: Timing Analysis is analyzing one or more combinational loops as latches
    Warning: Node "dalsi_stav.BB_236|combout" is a latch
    Warning: Node "dalsi_stav.DD_180|combout" is a latch
    Warning: Node "dalsi_stav.AA_264|combout" is a latch
    Warning: Node "dalsi_stav.CC_208|combout" is a latch
    Warning: Node "m1$latch|combout" is a latch
    Warning: Node "m2$latch|combout" is a latch
    Warning: Node "m3$latch|combout" is a latch
Critical Warning: Synopsys Design Constraints File file not found: 'treti.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design.
Warning: The following clock transfers have no clock uncertainty assignment
    Warning: From i0 (Rise) to clk (Rise) (setup and hold)
    Warning: From clk (Rise) to i0 (Rise) (setup and hold)
    Warning: From i0 (Rise) to i0 (Rise) (setup and hold)
    Warning: From i0 (Fall) to i0 (Rise) (setup and hold)
Info: Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
Info: Automatically promoted node clk~input (placed in PIN 25 (CLK3, DIFFCLK_1n))
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
Info: Automatically promoted node m1~22 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Starting register packing
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
    Extra Info: No registers were packed into other blocks
Info: Fitter preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Fitter routing operations beginning
Info: Average interconnect usage is 0% of the available device resources
    Info: Peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y12 to location X10_Y24
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info: Optimizations that may affect the design's routability were skipped
    Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Following 3 pins must meet Altera requirements for 3.3V, 3.0V, and 2.5V interfaces.
    Info: Pin clk uses I/O standard 3.3-V LVCMOS at 25
    Info: Pin i1 uses I/O standard 3.3-V LVCMOS at 22
    Info: Pin i0 uses I/O standard 3.3-V LVCMOS at 23
Info: Quartus II Fitter was successful. 0 errors, 17 warnings
    Info: Peak virtual memory: 226 megabytes
    Info: Processing ended: Thu May 06 17:37:13 2010
    Info: Elapsed time: 00:00:06
    Info: Total CPU time (on all processors): 00:00:05


